Xilinx｜pg007_srio_gen2中文文件（第一章）

簡介

LogiCORE IP Serial RapidIO Gen2 端點解決方案（SRIO Gen2 端點）包括一個高度靈活和最佳化的 Serial RapidIO Gen2 物理層和一個 Serial RapidIO Gen2 邏輯 （I/O） 和傳輸層。

此 IP 解決方案以網表形式提供，並帶有支援的示例設計程式碼。 SRIO Gen2 端點支援 1x、2x 和 4x 通道寬度。 它帶有可配置的緩衝器設計、參考時鐘模組、復位模組和配置結構參考設計。 SRIO Gen2 端點使用 AXI4-Stream 介面進行高吞吐量資料傳輸，使用 AXI4-Lite 介面進行配置（維護）介面。

特點

根據RapidIO 互連規範版本2。2設計。

支援 1x、2x 和 4x 操作，能夠從 2x 或 4x 訓練到 1x

邏輯層的每通道速度 支援 1。25、2。5、3。125、5。0 和 6。25 Gbaud

邏輯層

併發啟動器和目標操作

門鈴和訊息支援

維護事務專用埠

使用標準 AXI4-Lite 和 AXI4-Stream 介面的簡單握手機制控制資料流

所有傳出資料包的可程式設計源 ID

對於 16 位裝置 ID支援大型系統的選擇

緩衝區

可獨立配置的 TX 和 RX 緩衝區深度為 8、16 或 32 個數據包

支援獨立時鐘

可選的 TX 流控制支援物理層

物理層

可配置的 IDLE1/IDLE2 序列支援

支援關鍵請求流

支援多播事件

第一章 概述

RapidIO 互連架構旨在與最流行的整合通訊處理器、主機處理器和網路數字訊號處理器相容，是一種高效能的分組交換互連技術。 它滿足了高效能嵌入式行業對系統內互連的可靠性、增加的頻寬和更快的匯流排速度的需求。

RapidIO 標準分為三層：邏輯層、傳輸層和物理層。 邏輯層定義了整體協議和資料包格式。 這是端點啟動和完成事務所需的資訊。 傳輸層提供資料包從端點移動到端點所需的路由資訊。 物理層描述了裝置級介面細節，例如資料包傳輸機制、流控制、電氣特性和低階錯誤管理。 這種分割槽提供了向邏輯規範新增新事務型別的靈活性，而無需修改傳輸或物理層規範。

有關 RapidIO 核心的更多資訊，請訪問 www。xilinx。com/rapidio

有關 RapidIO 標準和規範的更多資訊，請訪問 www。rapidio。org

系統概述

SRIO Gen2 端點由以下部分組成：

SerialRapidIO Gen2 頂級包裝器 （srio_gen2__unifiedtop），包含： Serial RapidIO Gen2 物理層 （PHY）

Serial RapidIO Gen2 邏輯 （I/O） 和 傳輸層 （LOG）

Serial RapidIO Gen2 緩衝器設計 （BUF）

用於時鐘、復位和配置訪問的參考設計 SRIO Gen2 端點如圖 1-1 所示。

SRIO Gen2 端點透過分層方法交付。

srio_gen2__unifiedtop 包裝器包含LOG、BUF 和PHY。 包裝器提供來自這些子核心的所有埠，但會繫結任何未使用的埠。 這允許您將相同的包裝器用於核心的各種配置，例如完整核心或僅 PHY。

_block 集成了 srio_gen2__unifiedtop 包裝器、srio_gt_wrapper 和配置結構參考設計。 srio_gen2__unifiedtop wrapper 提供了 LOG、BUF 和 PHY 的所有埠，_block 將它們連線起來。

_support 包裝器包含時鐘和復位模組。 對於 7 系列裝置，包裝器包含 GT COMMON 模組。

是頂級包裝器。 此包裝器用於將整個 SRIO Gen2 端點整合到您的設計中。 還有一個選項可用於透過 Vivado 整合設計環境 （IDE） 在沒有 _support 的情況下生成 。 有關此選項的更多資訊，請參閱第 4 章，自定義和生成核心。

儘管圖 1-1 中沒有顯示，但 srio_example_top 包裝器除了示例設計之外還包括前面描述的所有元件。 這用於測試和演示目的，包括模擬和硬體。

應用

SRIO Gen2 端點非常適用於需要低延遲高速 I/O 的通訊和嵌入式系統中的控制和資料操作。 典型應用包括：

無線基站作為通道卡或無線電裝置控制器上的互連

用於影象和訊號處理的 DSP 群，是多處理器通訊互連的理想選擇

科學、軍事和工業裝置

高可用性企業儲存，可靠、低延遲、 和高頻寬記憶體介面

用於多媒體資料壓縮的邊緣網路

不支援的功能

不支援以下功能：

訓練到車道-R（冗餘車道）。冗餘通道在 x2 配置中是通道 1，在 x4 配置中是通道 2。

許可許

許可證檢查器

如果 IP 需要許可證金鑰，則必須驗證該金鑰。 Vivado 設計工具具有多個許可檢查點，用於透過流程對許可 IP 進行門控。 如果許可證檢查成功，IP 可以繼續生成。 否則，生成會因錯誤而停止。 許可證檢查點由以下 Vivado 設計工具強制執行：

Vivado 綜合

Vivado 實施

write_bitstream（Tcl 命令）

重要提示：IP 許可級別在檢查點被忽略。 測試確認存在有效的許可證。 它不檢查 IP 許可級別。

許可型別

該 Xilinx LogiCORE IP 模組是根據 Xilinx 核心許可協議的條款提供的。 該模組作為 Vivado 設計套件的一部分提供。 要完全訪問模擬和硬體中的所有核心功能，您必須購買該核心的許可證。

有關定價和可用性的資訊，請聯絡您當地的 Xilinx 銷售代表。

如需更多資訊，請訪問 Serial RapidIO Gen2 產品頁面。

有關其他 Xilinx LogiCORE IP 模組的資訊，請訪問 Xilinx 智慧財產權頁面。 有關其他 Xilinx LogiCORE IP 模組和工具的定價和可用性的資訊，請聯絡您當地的 Xilinx 銷售代表。

推薦的設計經驗

儘管 SRIO Gen2 端點已經過全面驗證，但與實施完整設計相關的挑戰因應用程式的配置和功能而異。

推薦：為獲得最佳結果，推薦使用 Xilinx 實現軟體和 Xilinx 設計約束 （XDC） 檔案構建高效能、流水線 FPGA 設計的經驗。 有關 XDC 檔案的設計流程培訓，請訪問 www。xilinx。com/training/fpga/essentials-of-fpga-design。htm。

請聯絡您當地的賽靈思代表，以更仔細地檢視和評估您的具體要求。