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CPU的設計分為“前端”“後端”兩個階段

作者:由 喜歡藏在草邊的天鵝 發表于 易卦日期:2023-02-07

結構體c語言怎麼賦值

和Verilog相關的還有以下幾個專業術語。由於Verilog描述的是抽象電路結構,而不是真正實現電路的門單元,因此Verilog原始碼被稱為暫存器傳輸級(Register Transfer Level,RTL)模型,即描述訊號資料在暫存器之間的流動和加工控制的模型。

CPU的設計分為“前端”“後端”兩個階段

如果要生產晶片,還需要得到真正實現電路的門單元,這需要使用一個工具把RTL原始碼自動轉換成用門單元組成的電路,這個過程稱為“邏輯綜合”(Logic Synthesis)。經過邏輯綜合後,電路以門級(Gate Level)模型描述門單元以及門單元之間的連線關係,可以理解為門單元組成的一張網,所以這樣的模型稱為“網表”(Netlist)。

CPU的設計分為“前端”“後端”兩個階段

從RTL模型轉換至門級模型,是從高層抽象描述到低層物理實現的轉換過程,類似於軟體程式設計中使用編譯器將高階語言轉換成機器語言。以網表為分界點,整個CPU的設計可以分為“前端”“後端”兩個階段。

CPU的設計分為“前端”“後端”兩個階段

在第一個階段中,使用Verilog進行RTL設計,描述的是電路的邏輯功能,因此稱為“邏輯設計”。在第二個階段中,網表還要經過佈局佈線才能確定電晶體在晶片中的實際位置,形成交付給流片廠商的最終成品——版圖,這個過程稱為“物理設計”。