2023-02-07
由於Verilog描述的是抽象電路結構，而不是真正實現電路的門單元，因此Verilog原始碼被稱為暫存器傳輸級（Register Transfer Level，RTL）模型，即描述訊號資料在暫存器之間的流動和加工控制的模型
