10km等於多少nm過程
最近有報告指出，臺積電的 SRAM Scaling 已經大幅放緩。對於全新的製造節點，人們期望能夠提高效能、降低功耗並增加電晶體密度。但是，雖然邏輯電路已經隨著最近的工藝技術很好地擴充套件，但 SRAM 單元一直落後並且幾乎停止在 TSMC 的 3nm 級生產節點上擴充套件。對於未來的 CPU、GPU 和 SoC 來說，這是一個主要問題，由於 SRAM 單元面積縮放緩慢，它們可能會變得更加昂貴。
SRAM 縮放速度變慢
臺積電在 今年早些時候正式推出其 N3 製造技術時表示，與其 N5（5 奈米級）工藝相比，新節點的邏輯密度將提高 1。6 倍和 1。7 倍。
臺積電的 N3 具有 0。0199µm^² 的 SRAM 位單元尺寸，與 N5 的 0。021µm^²SRAM 位單元相比僅小約 5%。改進後的 N3E 變得更糟，因為它帶有 0。021 µm^² SRAM 位單元（大致轉換為 31。8 Mib/mm^²），這意味著與 N5 相比根本沒有縮放。
同時，英特爾的 Intel 4（最初稱為 7nm EUV）將 SRAM 位單元大小從 0。0312m^ 減少到 0。024m^，對於 Intel 7（以前稱為 10nm Enhanced SuperFin），仍為 27。8 Mib/mm ^，這有點落後於 臺積電 的 HD SRAM 密度。
此外，在帶有分支電晶體的“超過 2nm 節點”上的 SRAM 密度約為 60 Mib/mm^²。這種工藝技術還需要數年時間，晶片設計人員將不得不開發具有英特爾和臺積電宣傳的 SRAM 密度的處理器。
現代晶片中的 SRAM 負載
現代 CPU、GPU 和 SoC 在處理大量資料時將大量 SRAM 用於各種快取，從記憶體中獲取資料效率極低，尤其是對於各種人工智慧 （AI） 和機器學習 （ML） 工作負載。但是現在即使是智慧手機的通用處理器、圖形晶片和應用處理器也帶有巨大的快取：AMD 的 Ryzen 9 7950X 總共帶有 81MB 的快取，而 Nvidia 的 AD102 使用至少 123MB 的 SRAM 用於 Nvidia 公開披露的各種快取。
未來，對快取和 SRAM 的需求只會增加，但對於 N3（將僅用於少數產品）和 N3E，與 N5 相比將無法減少 SRAM 佔用的裸片面積並降低新的更高成本節點。從本質上講，這意味著高效能處理器的裸片尺寸將會增加，它們的成本也會增加。同時，就像邏輯單元一樣，SRAM 單元也容易出現缺陷。在某種程度上，晶片設計人員將能夠透過 N3 的 FinFlex 創新（在一個塊中混合和匹配不同種類的 FinFET 以最佳化其效能、功率或面積）來減輕更大的 SRAM 單元。
臺積電計劃推出其密度最佳化的 N3S 工藝技術，與 N5 相比，該技術有望縮小 SRAM 位單元的尺寸，預計將在 2024 年左右發生，不知是否會為 AMD、蘋果設計的晶片提供足夠的邏輯效能。
在成本方面緩解 SRAM 區域擴充套件放緩的方法之一是，採用小晶片設計，並將較大的快取分解在為更便宜的節點製造的單獨裸片。另一種方法是使用替代記憶體技術，如 eDRAM 或 FeRAM 用於快取。
在未來幾年，基於 FinFET 節點的 3nm 及更高節點的 SRAM 縮放速度放緩似乎是晶片設計人員面臨的主要挑戰。
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